Cadence通過面向臺積電先進工藝的PCIe5.0PHY和控制器IP規

今天宣布面向TSMC N7，N6，N5制程技術PCI Expressreg5.0規范的PHY和控制器IP在4月舉行的業界首個PCIe 5.0規范符合性認證中通過PCI—SIGreg，認證測試Cadencereg該解決方案已經過全面測試，符合PCIe 5.0技術的32 GB/s全速要求該符合性計劃為設計人員提供了測試程序，以評估由片上系統設計的PCIe 5.0接口是否能按預期工作

面向PCIe 5.0技術的Cadence IP包括PHY，支持控制器和驗證IP，主要用于高帶寬超大規模計算，網絡和存儲應用的片上系統設計借助Cadence面向PCIe 5.0架構的PHY和控制器子系統，客戶可以設計功耗極低的片上系統，并加快上市時間

我們很高興看到Cadence針對TSMC先進技術的全系列IP產品實現了PCIe 5.0協議合規性TSMC設計基礎設施管理部副總裁Suk Lee表示我們與Cadence的持續緊密合作將幫助我們的客戶滿足嚴格的功耗和性能要求，并通過基于TSMC先進技術的領先設計解決方案加速芯片創新

憑借客戶驗證的最低功耗，Cadence PHY和符合PCIe 5.0規范的控制器IP使客戶能夠開發出極其節能的片上系統Cadence公司全球副總裁兼IP部總經理Sanjive Agarwala說，通過我們的多通道片上子系統解決方案，我們的客戶可以看到，ip合規性是以與其目標應用相匹配的形式實現的

Cadence PHY和PCIe 5.0規范控制器測試芯片在Xgig trainer和analyzer平臺上的符合性測試中表現良好，與之前的測試結果一致VI解決方案實驗室和產品事業部高級副總裁兼總經理Tom Fawcett表示Cadence是高帶寬超大規模SoC IP的領導者，他們在PCI—SIG合規活動中的成功記錄表明了他們對其解決方案和整個技術的持續信心

英特爾致力于通過開放的PCI Express標準進行行業范圍的創新和嚴格的兼容性測試英特爾技術規劃總監吉姆·帕帕斯表示，Cadence最新的PHY和控制器IP展示了他們對PCIe 5.0性能以及與我們的第12代英特爾酷睿和第4代英特爾至強可擴展平臺的互操作性的承諾

作為PCI—SIG的長期成員，Cadence為PCIe技術的發展做出了巨大貢獻PCI—SIG董事長阿爾·亞尼斯說凱登華積極參與該合規項目，幫助推動PCIe建筑的持續普及

面向PCIe 5.0架構的Cadence IP支持Cadence的智能系統設計策略，有助于實現出色的先進片上節點系統設計用于TSMC N7，N6和N5工藝技術的PCIe 5.0設計套件現已開始許可和交付Cadence針對TSMC先進技術的全系列設計IP解決方案還包括112G，56G，芯片對芯片和高級存儲器IP解決方案